IBM은 반도체 산업에 기적을 일으켰습니다.

IBM은 세계 최초로 1나노미터보다 작은 칩을 생산할 수 있는 기술을 공식 발표했으며, 이로써 무어의 법칙 수명이 최소 10년 이상 연장될 것으로 예상됩니다.

IBM은 6월 26일, 1나노미터보다 작은 칩을 생산할 수 있는 세계 최초의 기술을 공식 발표했습니다.

이에 따라 IBM의 새로운 칩 프로토타입은 크기가 0.7nm에 불과하며, 손톱 크기만한 면적에 약 1000억 개의 트랜지스터가 집적되어 있습니다. 비교하자면, 이 집적도는 IBM이 2021년에 발표한 가장 앞선 기술의 두 배에 달합니다.

이러한 설계는 향후 몇 년 안에 더 빠르고 에너지 효율적인 컴퓨터 시스템을 위한 길을 열어줄 수 있을 것입니다.

과학자들은 이러한 새로운 구조가 언젠가는 0.1나노미터만큼 작은 트랜지스터를 만들어낼 수 있을 것이라고 믿고 있습니다.

획기적인 도약

1963년, 페어차일드에서 연구 개발 이사로 재직하던 고든 무어는 훗날 유명한 동명의 법칙의 전신이 될 내용을 담은 장을 집필했습니다.

1965년에 발견된 무어의 법칙은 반도체 기술 발전의 핵심 원칙이 되었습니다. 이 법칙에 따르면 칩에 탑재되는 트랜지스터 수는 2년마다 두 배로 증가하는 반면, 전력 소비량은 절반으로 줄어듭니다.

무어의 법칙은 적어도 향후 10년 동안은 유효할 것이다. 사진: 인텔.

무어는 그 후 두 가지 결과를 더 덧붙였습니다. 기술 발전으로 컴퓨터 제조 비용이 점점 더 비싸질 것이고, 컴퓨터가 많이 팔리게 되면서 소비자들은 결국 컴퓨터를 더 저렴하게 구매하게 될 것이라는 점입니다.

반세기가 지난 지금도 무어의 법칙은 여전히 ​​유효합니다. 인텔이 1970년대 초 첫 프로세서 칩을 출시했을 당시에는 트랜지스터가 2,000개에 불과했지만, 현재 아이폰에 탑재된 프로세서 칩에는 수십억 개의 트랜지스터가 있습니다.

50년이 넘는 세월 동안 반도체 제조업체들은 무어의 법칙이라는 핵심 원칙, 즉 하나의 칩에 점점 더 많은 트랜지스터를 집적하는 방식을 통해 더욱 강력한 컴퓨터를 꾸준히 만들어 왔습니다.

이를 위해 그들은 계산을 수행하는 아주 작은 스위치인 트랜지스터의 크기를 지속적으로 줄이고 있습니다.

하지만 지난 15년 동안 트랜지스터의 크기는 양자역학이 작동에 간섭하기 시작하는 한계, 즉 수십 나노미터 수준에 근접했습니다. 다시 말해, 과학자들은 트랜지스터를 더 이상 소형화할 수 없다고 믿었던 시절이 있었습니다.

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이 문제를 해결하기 위해 업계 전반의 엔지니어들은 도시 계획에서 흔히 볼 수 있는 접근 방식으로의 전환을 제안했습니다. 구체적으로 말하자면, 크기를 키우는 대신 새로운 아키텍처는 칩에 더 많은 트랜지스터를 집적하기 위해 "더 높게" 설계하는 것입니다.

IBM의 새로운 칩 역시 이러한 전략을 채택하고 있습니다. 나노스태킹이라고 불리는 이 새로운 아키텍처는 실리콘 마이크로칩 위에 트랜지스터를 두 층으로 수직 적층하는 방식을 사용합니다.

"겹겹이 쌓인 케이크"

MIT 테크놀로지 리뷰에 따르면, 엔지니어들은 IBM의 새로운 칩을 마치 케이크를 굽듯이 층층이 쌓아 올렸습니다.

그들은 먼저 실리콘 층 위에 트랜지스터를 제작합니다. 그런 다음, 이 트랜지스터들 위에 또 다른 실리콘 층을 얹고 그 바로 위에 두 번째 트랜지스터 층을 제작합니다. 마지막으로, 두 층의 부품들을 전기적으로 연결합니다.

IBM의 새로운 칩 프로토타입은 크기가 0.7나노미터에 불과합니다. 사진: IBM.

일리노이 대학교 재료과학 및 공학과 교수인 칭 차오에 따르면, 두 가지 유형의 트랜지스터를 결합하여 수직으로 쌓아 올린 이러한 구조를 전계 효과 트랜지스터(CFET)라고 합니다.

IBM만이 이러한 접근 방식을 추구하는 것은 아닙니다. 인텔, 삼성 , TSMC, 그리고 벨기에의 경쟁 연구소인 이멕(Imec)과 같은 세계 최대의 칩 제조업체들 모두 CFET를 연구하고 있습니다.

하지만 IBM은 자사의 설계가 두 번째 층의 트랜지스터가 첫 번째 층의 트랜지스터 바로 위에 위치하지 않는다는 점에서 다르다고 밝혔습니다.

대신, 이들은 지그재그 형태로 배열되어 있습니다. 이 미국의 거대 컴퓨터 기업은 이러한 배열이 배선을 단순화하는 등 여러 이점을 제공한다고 주장합니다.

한편, 차오 교수는 IBM의 나노스택 아키텍처에 사용된 CFET 기술이 2층 칩 제조에 일반적으로 사용되는 또 다른 방법과는 대조적이라고 언급했습니다.

일반적으로 엔지니어들은 칩의 각 레이어에 트랜지스터를 독립적으로 제작한 후 두 레이어를 접합합니다. 그러나 IBM의 직접 제작 방식은 레이어 정렬을 더욱 정밀하게 할 수 있도록 해주며, 이는 트랜지스터의 크기가 매우 작다는 점을 고려할 때 성능에 매우 중요한 요소입니다.

미래에는 반도체 제조업체들이 더 많은 층을 쌓아 트랜지스터 밀도를 높이려는 시도를 할 수도 있다.

IBM 나노스택 아키텍처 내부. 사진: IBM.

미국 - 베트남: 놓치지 마세요

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하지만 차오 교수에 따르면, 그들은 상당한 현실적인 어려움에 직면할 것입니다. 제조 과정에는 항상 오류가 발생하기 마련이며, 출하 시 일정 비율의 불량 칩이 포함될 수밖에 없다는 것입니다.

"다층 구조는 이전 층 위에 새로운 층을 쌓아 올리는 방식이기 때문에 맨 위층이나 맨 아래층 중 하나라도 고장 나면 전체 칩을 사용할 수 없게 됩니다."라고 차오 교수는 설명했습니다. 다시 말해, 단일층 칩에 비해 다중층 구조는 고장률이 높아져 상당한 비용 손실로 이어진다는 것입니다.

또한, 또 다른 핵심 과제는 열 설계 역량입니다. 기본적으로 엔지니어는 바로 아래 층의 연결부를 녹이지 않고 각 층을 제작하는 방법을 알아내야 합니다.

이를 위해서는 제조 공정을 섭씨 400도 이하의 온도로 유지해야 합니다. IBM은 자사의 아키텍처에서 두 번째 레이어를 충분히 낮은 온도에서 제작하는 방법을 개발했지만, 그 기술은 극비로 유지되고 있습니다.

출처: https://znews.vn/ibm-lam-nen-ky-tich-cho-nganh-chip-post1663285.html