Huawei explore de nouvelles pistes pour surmonter les barrières américaines sur le marché des puces.

Des visiteurs passent devant le système Huawei Atlas 900 A3 SuperPoD lors de la conférence AI World à Shanghai, en Chine, le 28 juillet 2025. (Photo : AP)

Huawei a annoncé le 29 mai qu'elle poursuivait un nouveau principe de conception de puces, axé sur l'augmentation de la vitesse de transmission du signal plutôt que sur la réduction de la taille des transistors, dans un contexte de restrictions américaines qui rendent difficile pour la Chine l'accès à des équipements de fabrication de puces de pointe.

Depuis 2019, la Chine est soumise à des restrictions d'importation concernant les machines de lithographie EUV (ultra-courte portée) les plus avancées d'ASML. Ces machines servent à graver des détails extrêmement fins sur les puces, permettant ainsi la fabrication de puces plus performantes grâce à des procédés de production toujours plus miniaturisés. L'absence de lithographie EUV rend difficile pour les entreprises chinoises de rivaliser avec des fabricants leaders comme TSMC.

Depuis des décennies, l'industrie des semi-conducteurs se développe selon la loi de Moore, ce qui signifie que le nombre de transistors sur une puce double généralement tous les deux ans. Huawei affirme que cette approche atteint ses limites physiques, tandis que des contraintes externes l'obligent à rencontrer des obstacles plus tôt que ses concurrents.

La nouvelle approche de Huawei, baptisée loi d'échelle Tau, consiste à optimiser les puces en fonction du temps de transmission du signal. La technique centrale, LogicFolding, vise à agencer les circuits logiques, analogiques et la mémoire dans une structure empilée, avec des connexions plus étroites, afin d'améliorer la densité, les performances et la vitesse de fonctionnement.

Cependant, de nombreux experts estiment que la réduction de la latence du signal n'est pas un concept nouveau. Le PDG de Nvidia, Jensen Huang, a déclaré le 28 mai que cela représente une avancée pour Huawei, mais pas encore une menace pour TSMC, car cette dernière utilise la technologie d'empilement de puces et d'encapsulation 3D depuis près de 10 ans.

Les analystes de Bernstein préviennent que l'empilement de plusieurs couches de puces permet d'accroître la densité des transistors, mais aussi la densité de puissance et le risque de surchauffe. Le rendement et les coûts de fabrication constituent également des obstacles majeurs.

Huawei affirme que sa nouvelle puce Kirin pour smartphones, dont la sortie est prévue plus tard cette année, sera la première à utiliser l'architecture LogicFolding. Selon He Tingbo, président de la division semi-conducteurs de Huawei, cette nouvelle puce permet d'améliorer l'efficacité énergétique de 41 % et d'augmenter la vitesse de fonctionnement maximale de près de 13 % par rapport aux puces monocouches précédentes.

Cependant, Huawei n'a pas encore communiqué les cadences de production finales, les coûts de production ni de données comparatives précises avec les puces concurrentes. Lian Jye Su, expert chez Omdia, estime qu'aucune donnée spécifique n'est actuellement disponible pour une vérification indépendante.

Source : https://vtv.vn/huawei-tim-huong-di-moi-de-vuot-rao-can-chip-cua-my-10026052915150093.htm