중국의 반도체 개발 야망은 수많은 장애물에 직면해 있다.

VTV.vn - 중국산 칩은 화웨이가 아직 최첨단 제조 기술에 접근하지 못했기 때문에 여전히 큰 장애물에 직면해 있습니다.

중국 선전에 위치한 화웨이 본사. (사진: 블룸버그 뉴스)

중국의 반도체 개발 야망은 여전히 ​​수많은 장애물에 직면해 있으며, 화웨이는 서방 기술에 대한 의존도를 줄이기 위한 독자적인 길을 모색하고 있다.

지난주 상하이에서 열린 반도체 컨퍼런스에서 화웨이 반도체 사업부 책임자인 허팅보는 '타우 법칙'이라는 새로운 개발 방식을 소개했습니다. 간단히 말해, 이는 수십 년간 반도체 업계가 해왔던 것처럼 단순히 부품 크기를 줄이는 대신 회로를 여러 층으로 쌓아 올려 칩의 전력 효율을 높이는 화웨이만의 방식입니다.

이전에는 반도체 업계가 칩의 전력 소모가 일반적으로 2년마다 두 배로 증가한다는 '무어의 법칙'에 의존해 왔습니다. 그러나 부품 소형화가 점점 어려워짐에 따라 화웨이는 회로 레이어를 적층하는 방식이 칩 처리 속도를 높이고 공간을 절약하는 데 도움이 될 수 있다고 판단했습니다.

화웨이에 따르면, 이러한 접근 방식은 차세대 칩의 집적도를 이전 모델보다 55% 높이고 2031년까지 향상된 성능을 달성하는 데 도움이 될 수 있다고 합니다. 그러나 일각에서는 이러한 노력이 주목할 만하기는 하지만, 화웨이가 선두 경쟁업체들을 따라잡는 데 필요한 획기적인 발전이라고 보기는 어렵다고 지적합니다.

그 이유는 TSMC, 인텔, AMD, 삼성 등 많은 대기업들이 칩 스태킹 기술을 개발하고 있기 때문입니다. 특히 TSMC는 대만(중국)의 주요 반도체 제조업체로, 현재 많은 선도적인 기술 기업에 칩을 공급하며 글로벌 반도체 공급망에서 중요한 역할을 하고 있습니다.

2019년 중국 둥관에 있는 화웨이 캠퍼스에 설치된 말 조형물. (사진: 월스트리트저널)

가장 큰 차이점은 제조 기술에 있습니다. 화웨이의 경쟁사들은 적층 기술과 EUV 기술을 이용한 칩 제조 방식을 결합할 수 있습니다. 이 기술은 특수 광선을 사용하여 칩 표면에 극히 미세한 회로 패턴을 만들어 칩의 성능과 에너지 효율을 향상시킵니다. 이 기술에 사용되는 장비는 거의 전적으로 네덜란드 기업인 ASML에서 제조합니다.

2019년 이후 미국 주도의 수출 통제로 중국은 EUV 기술 접근에 제약을 받아왔습니다. 국내에서 동등한 대안을 찾을 수 없는 화웨이는 자체 개발 가능하거나 접근 가능한 기술을 활용하여 칩 성능을 개선해야 하는 상황에 놓여 있습니다.

반도체 분석가 지미 굿리치에 따르면, 화웨이의 기술 문서를 보면 화웨이가 단기간에 EUV 장벽을 극복하는 것이 어렵다는 점을 인정한 것으로 나타납니다. 그는 화웨이가 2031년에도 여전히 주요 경쟁사보다 6~8년 뒤처질 수 있다고 예측합니다.

또 다른 과제는 칩의 합격률입니다. 기사에 언급된 추정에 따르면 화웨이 공장에서 생산되는 칩 중 사용 가능한 것은 약 20%에 불과합니다. 게다가 두 개의 칩을 적층하는 작업은 매우 높은 정밀도를 요구하기 때문에 제조 공정이 불안정할 경우 불량률은 훨씬 더 높아질 수 있습니다.

화웨이가 지속적으로 혁신적인 역량을 보여주고 있는 가운데, 전문가들은 화웨이의 신기술이 글로벌 기술 장벽에 직면한 중국 반도체 산업이 극복해야 할 과제와 한계를 동시에 반영하고 있다고 분석합니다.

출처: https://vtv.vn/tham-vong-phat-trien-chip-trung-quoc-doi-mat-voi-nhieu-rao-can-100260603163237268.htm