インテル、18Aプロセスで失敗の危機に

TechSpotによると、18A プロセスの現在の歩留まりに関するレポートは 10% を下回っており、これは製造されたチップの 10 個中 9 個近くが不良品であることを意味します。これはインテルにとって大きなハードルであり、特に同社が20A（2nm）プロセスをキャンセルし、すべてのリソースを18A（1.8nm）プロセスに移行していることを考えると、大きなハードルとなる。この状況が改善されない場合、18A プロセスは商業的に実行可能ではない可能性があります。

高度な技術で高いトランジスタ密度を実現するという課題は、半導体業界全体に共通する問題です。 3nm未満のGate-All-Around（GAA）テクノロジーを採用しているSamsungでさえ、歩留まりが50％を下回り、時には10～20％まで低下して苦戦している。

Intel 18A は、Intel Foundry のチップ製造事業における最も先進的なプロセスノードであり、2025 年に量産開始される予定です。

歩留まり以外にも、Intel はライバルの TSMC と比べて SRAM 密度でも遅れをとっている。 ISSCC 2025 Advance プログラムでは、TSMC は N2 (2nm) プロセスで 38 Mb/mm² という高い SRAM ビット密度を実現し、SRAM セル サイズはわずか 0.0175 μm² です。一方、Intel の 18A プロセスは、セル サイズ 0.021 μm² で 31.8 Mb/mm² の密度しか達成できず、これは TSMC の以前の N3E および N5 プロセスに相当します。

チップ設計ではますます大きなメモリ容量が必要になるため、SRAM 密度の向上は不可欠です。 GAA テクノロジーは、あらゆる側面から伝導チャネルを制御できるため、従来の FinFET テクノロジーよりも高い密度を実現するための鍵となります。 Intel と TSMC の両社が GAA を採用していますが、TSMC は N2 プロセスでこの技術をより効率的に活用しています。

それでも、インテルには2025年に量産に入る前に18Aプロセスを改良する時間があります。このプロセスは、Clearwater Forestサーバーチップ、Panther LakeモバイルCPU、カスタムAIシリコンなどの主要製品に使用されることが予想されています。

インテルが今後数か月で歩留まりを60%以上に向上させることができれば、18Aプロセスが次世代製品の基盤となる可能性はまだ残っている。しかし、現在の課題を考えると、この目標を達成する道のりは容易ではありません。

出典: https://thanhnien.vn/intel-co-nguy-co-that-bai-voi-quy-trinh-18a-185241207002823811.htm