화웨이는 미국의 반도체 장벽을 극복하기 위한 새로운 방안을 모색하고 있다.

2025년 7월 28일 중국 상하이에서 열린 AI 월드 컨퍼런스에서 방문객들이 화웨이 아틀라스 900 A3 슈퍼팟 시스템 앞을 지나가고 있다. (사진: AP)

화웨이는 5월 29일, 미국의 제재로 첨단 반도체 제조 장비 접근이 어려워진 상황에서 트랜지스터 크기를 더 줄이는 대신 신호 전송 속도를 높이는 데 중점을 둔 새로운 칩 설계 원칙을 추진하고 있다고 발표했다.

2019년부터 중국은 ASML의 최첨단 초단초점(EUV) 리소그래피 장비 수입이 제한되었습니다. 이 장비는 칩에 극도로 미세한 디테일을 새겨 넣어 더욱 작고 정밀한 제조 공정을 통해 고성능 칩을 생산할 수 있도록 합니다. EUV 리소그래피 장비 부족은 중국 기업들이 TSMC와 같은 선도적인 제조업체들과 경쟁하는 데 어려움을 초래합니다.

수십 년 동안 반도체 산업은 무어의 법칙에 따라 발전해 왔는데, 이는 칩에 탑재되는 트랜지스터 수가 일반적으로 2년마다 두 배로 증가한다는 것을 의미합니다. 화웨이는 이러한 방식이 물리적 한계에 다다르고 있으며, 외부적인 제약으로 인해 경쟁사보다 더 빨리 어려움에 직면하고 있다고 주장합니다.

화웨이의 새로운 접근 방식은 '타우 스케일링 법칙(Tau Scaling Law)'이라고 불리며, 신호 전송 시간을 기반으로 칩을 최적화하는 원리로 이해할 수 있습니다. 핵심 기술은 '로직폴딩(LogicFolding)'으로, 논리 회로, 아날로그 회로, 메모리를 적층 구조로 배열하고 연결을 강화하여 밀도, 성능 및 동작 속도를 향상시키는 것을 목표로 합니다.

하지만 많은 전문가들은 신호 지연 시간 단축이 새로운 개념이 아니라고 생각합니다. 엔비디아 CEO 젠슨 황은 5월 28일, 이는 화웨이에게는 진전이지만 TSMC에게는 아직 위협이 되지 않는다고 말했습니다. TSMC는 이미 10년 가까이 칩 다이 스태킹 및 3D 패키징 기술을 사용해 왔기 때문입니다.

번스타인 분석가들은 칩을 여러 층으로 쌓으면 트랜지스터 밀도를 높일 수 있지만, 전력 밀도도 높아지고 과열 위험이 커진다고 경고합니다. 수율과 제조 비용 또한 주요 장애물입니다.

화웨이는 올해 말 출시 예정인 자사의 새로운 스마트폰 칩 '키린'이 로직폴딩(LogicFolding) 아키텍처를 최초로 적용한 칩이 될 것이라고 밝혔습니다. 화웨이 반도체 사업부 사장인 허팅보(He Tingbo)에 따르면, 이 새로운 칩은 기존 단일 레이어 설계 대비 에너지 효율을 41% 향상시키고 최대 작동 속도를 약 13% 높일 수 있다고 합니다.

하지만 화웨이는 아직 최종 제품 가격, 생산 비용 또는 경쟁사 칩과의 구체적인 비교 데이터를 공개하지 않았습니다. Omdia의 전문가인 Lian Jye Su는 현재로서는 독립적으로 검증할 수 있는 구체적인 데이터가 없다고 보고 있습니다.

출처: https://vtv.vn/huawei-tim-huong-di-moi-de-vuot-rao-can-chip-cua-my-10026052915150093.htm