A etapa final do processo de design de chips, conhecida como tapeout de silício, é rigorosa, cara e deixa pouca margem para erros de projeto. Se um projeto falhar após o tapeout, os fabricantes de chips precisam iniciar um novo ciclo de "re-spin" que pode durar 12 meses ou mais. O atraso causado por esse redesenho não só exige recursos adicionais e caros de pesquisa e desenvolvimento, como também pode impedir que os fabricantes de chips coloquem seus produtos no mercado dentro do prazo.
A Keysight Technologies oferece uma ampla gama de soluções de medição e teste.
A plataforma USPA da Keysight oferece aos projetistas e engenheiros de chips um gêmeo digital de sinais completos para verificar os projetos antes da fabricação, minimizando o risco de erros de projeto e os custos de reprojeto. A plataforma USPA integra conversores de sinal ultrarrápidos com um sistema de prototipagem FPGA de alto desempenho, oferecendo aos projetistas uma alternativa aos sistemas de prototipagem proprietários e personalizados.
Além disso, a solução também fornece interfaces de entrada/saída adequadas para aplicações que incluem desenvolvimento de aplicativos de rádio 6G, memória de radiofrequência digital, pesquisa de física avançada e aplicações de aquisição de dados de alta velocidade, como radar e radioastronomia.
"A plataforma USPA da Keysight acelera e reduz os riscos do desenvolvimento de chips, fornecendo uma solução inovadora que aborda os desafios de projetos de ponta em ambientes de alto custo", disse o Dr. Joachim Peerlings, vice-presidente e gerente geral do Grupo de Soluções de Rede e Data Center da Keysight. "Esta poderosa plataforma fornece aos desenvolvedores de chips um gêmeo digital de seus futuros dispositivos de silício, permitindo-lhes validar completamente projetos e algoritmos, minimizando os riscos e custos associados a reprojetos."
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