चिप डिजाइन प्रक्रिया का अंतिम चरण—जिसे सिलिकॉन टेपआउट चरण के नाम से जाना जाता है—एक कठोर और खर्चीली प्रक्रिया है जिसमें डिजाइन त्रुटियों की कोई गुंजाइश नहीं होती। यदि टेपआउट चरण के बाद डिजाइन विफल हो जाता है, तो चिप निर्माताओं को एक नया "री-स्पिन" चक्र शुरू करना पड़ता है, जो 12 महीने या उससे अधिक समय तक चल सकता है। इस रीडिजाइन में देरी से न केवल अतिरिक्त और महंगे अनुसंधान और विकास संसाधनों की आवश्यकता होती है, बल्कि यह चिप निर्माताओं को अपने उत्पादों को समय पर बाजार में लाने से भी रोक सकता है।
कीसाइट टेक्नोलॉजीज माप और परीक्षण समाधानों की एक विस्तृत श्रृंखला प्रदान करती है।
Keysight USPA प्लेटफॉर्म चिप निर्माण से पहले डिज़ाइन सत्यापन के लिए चिप डिज़ाइनरों और इंजीनियरों को संपूर्ण सिग्नल की डिजिटल प्रतियां प्रदान करता है, जिससे डिज़ाइन की खामियों और रीडिज़ाइन लागत का जोखिम कम हो जाता है। USPA प्लेटफॉर्म अल्ट्रा-फास्ट सिग्नल कन्वर्टर्स को उच्च-प्रदर्शन FPGA प्रोटोटाइपिंग सिस्टम के साथ एकीकृत करता है, जिससे डिज़ाइनरों को मालिकाना हक वाले, कस्टम प्रोटोटाइपिंग सिस्टम का एक व्यवहार्य विकल्प मिलता है।
इसके अतिरिक्त, यह समाधान 6जी वायरलेस एप्लिकेशन डेवलपमेंट, डिजिटल रेडियो फ्रीक्वेंसी मेमोरी, उन्नत भौतिकी अनुसंधान और रडार और रेडियो खगोल विज्ञान जैसे उच्च गति डेटा अधिग्रहण अनुप्रयोगों सहित अनुप्रयोगों के लिए उपयुक्त इनपुट/आउटपुट इंटरफेस प्रदान करता है।
कीसाइट के डेटा सेंटर और नेटवर्किंग सॉल्यूशंस ग्रुप के उपाध्यक्ष और महाप्रबंधक डॉ. जोआचिम पीरलिंग्स ने कहा: "कीसाइट का यूएसपीए प्लेटफॉर्म चिप विकास में तेजी लाता है और जोखिमों को कम करता है, उच्च लागत वाले वातावरण में अग्रणी डिजाइनों की चुनौतियों का समाधान करने वाला एक नया उपाय प्रदान करता है। यह मजबूत प्लेटफॉर्म चिप डेवलपर्स को भविष्य के सिलिकॉन उपकरणों की एक डिजिटल प्रति प्रदान करता है, जिससे वे डिजाइनों और एल्गोरिदम को पूरी तरह से मान्य कर सकते हैं, और रीडिजाइन से जुड़े जोखिमों और लागतों को कम कर सकते हैं।"
[विज्ञापन_2]
स्रोत लिंक
टिप्पणी (0)