PhoneArenaによると、TSMCとSamsung Foundryは2025年に2nmチップの量産を開始する予定で、これは1.8nmチップによってIntelがチップ製造プロセスでリードできるようになることを意味します。IntelはEUV High-NA装置1台あたり3億ドルから4億ドルを投資すると言われています。
ASML の High-NA マシン 1 台のコストは少なくとも 3 億ドルです。
ASMLは、納入について「当社は最初の高NAシステムを出荷しており、ソーシャルメディアの投稿で発表しました。システムは、以前の発表通り、計画通りインテルに納入されます」と述べました。
高NAシステムでは、NA値が高いほど、シリコンウェーハにエッチングされるパターンの解像度が高くなります。現在のEUV装置の開口数は0.33（13nmの解像度に相当）ですが、高NA装置は開口数0.55（8nmの解像度に相当）です。より高解像度のパターンがウェーハに転写されるため、ファウンドリは追加機能を追加するためにウェーハをEUV装置に2回通す必要がなくなり、時間とコストの両方を節約できます。
高NA EUV装置は、トランジスタのサイズを縮小し、チップ内により多くのトランジスタを詰め込むための高密度化に主眼を置いています。チップ上のトランジスタ数が多いほど、処理能力とエネルギー効率が向上します。高NA装置では、トランジスタを1.7倍縮小し、高密度化を2.9倍に高めることができます。
各高NAマシンはASMLによって13個の大型コンテナで出荷される。
高NA EUV装置の新バージョンは、2nm以下のチップ製造に役立ちます。先週、TSMCとSamsung Foundryは2nm以降のロードマップを発表しました。両社は2027年までに1.4nmプロセスを採用した半導体を開発する計画です。2nmチップの生産は2025年に開始される予定で、数日前にはTSMCがAppleに2nmチップのプロトタイプの評価を許可しました。
EUV高NA装置は13個の大型コンテナと250個の木箱に分割されていたため、輸送は容易ではありませんでした。装置の組み立ても非常に困難でした。
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