キーサイト、新しい高速デジタルチップレット設計ソリューションを発表

この強化されたソフトウェアは、Universal Chiplet Interconnect Express (UCIe) 2.0規格のシミュレーション機能と、Open Computer ProjectのBunch of Wires (BoW)規格のサポートを追加します。高度なD2D（Die-to-Die）およびシステムレベルのチップレット設計ソリューションであるChiplet PHY Designerは、プレシリコンレベルの検証を可能にし、チップ設計と製造プロセスを簡素化します。

キーサイト・テクノロジーは現在、さまざまなデータ処理ソリューションをサポートしています。

AIチップやデータセンターチップがますます複雑化するにつれ、チップ間の信頼性の高い通信を確保することがパフォーマンス向上の鍵となります。市場は、2.5D拡張/3D、またはオーバーレイ/拡張パッケージにおけるチップ間の相互接続を定義するUCIeやBoWといった新たなオープンスタンダードによってこの課題に取り組んでいます。これらの標準規格を採用し、チップレットのコンプライアンスを検証することで、設計者はチップレットの相互運用性を実現するエコシステムの構築に貢献し、半導体技術開発のコストとリスクを削減します。

このソリューションは、市場投入までの時間を短縮し、電圧伝達関数 (VTF) などのシミュレーションとコンプライアンス テストのセットアップを自動化し、チップレット設計プロセスを簡素化するのにも役立ちます。

「キーサイトEDAは1年前、詳細なモデリングとシミュレーション機能を備えた市場初のプリシリコン検証ツールとして、Chiplet PHY Designerをリリースしました。これにより、チップレット設計者は製造前に設計が仕様を満たしていることを迅速かつ正確に検証できます」と、キーサイトEDAの高速デジタル顧客開発責任者であるHee-Soo Lee氏は述べています。「最新リリースは、UCIe 2.0やBoWなどの進化する規格に対応し、QDRクロックマッピングや単方向バスのシステムクロストーク解析などの新機能を提供しています。エンジニアはChiplet PHY Designerを使用することで、時間を節約し、エラーを削減し、製造前に設計が性能要件を満たしていることを確認できます。」

出典: https://thanhnien.vn/keysight-ra-mat-giai-phap-thiet-ke-chiplet-ky-thuat-so-toc-do-cao-moi-185250205141620491.htm