したがって、この拡張ソフトウェアは、Universal Chiplet Interconnect Express (UCIe) 2.0 標準のエミュレーション機能を追加し、Open Computer Project の Bunch of Wires (BoW) 標準のサポートを追加します。高度なシステムレベルのチップレット設計およびダイツーダイ (D2D) 設計ソリューションである Chiplet PHY Designer は、シリコン前のレベルの検証を可能にし、チップ設計と製造プロセスを簡素化します。
キーサイトテクノロジーは現在、さまざまなデータ処理ソリューションをサポートしています
AI とデータセンター チップがますます複雑になるにつれ、チップ間の信頼性の高い通信を確保することがパフォーマンスの確保に重要になります。市場では、UCIe や BoW などの新しいオープン スタンダードによってこの課題に対処し、拡張/3D またはオーバーレイ/拡張 2.5D パッケージングにおけるチップレット間の相互接続を定義しています。これらの標準を採用し、チップレットのコンプライアンスを検証することで、設計者はチップレットの相互運用性のエコシステムの構築に貢献し、半導体技術開発におけるコストとリスクを削減します。
このソリューションは、市場投入までの時間を短縮し、電圧伝達関数 (VTF) などのシミュレーションとコンプライアンス テストのセットアップを自動化し、チップレット設計プロセスを簡素化するのにも役立ちます。
「キーサイトEDAは1年前、詳細なモデリングおよびシミュレーション機能を備えた市場初のシリコン前検証ツールとしてChiplet PHY Designerをリリースしました。これにより、チップレット設計者は製造前に設計が仕様を満たしていることを迅速かつ正確に検証できます」と、キーサイトEDAの高速デジタルセグメントの顧客開発責任者であるHee-Soo Lee氏は述べています。最新リリースは、UCIe 2.0やBoWなどの新興規格に準拠し、QDRクロックマッピングや単方向バスのシステムクロストーク解析といった新機能を提供します。エンジニアはChiplet PHY Designerを使用することで、時間を節約し、エラーを削減し、製造前に設計が性能要件を満たしていることを確認できます。
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出典: https://thanhnien.vn/keysight-ra-mat-giai-phap-thiet-ke-chiplet-ky-thiat-so-toc-do-cao-moi-185250205141620491.htm
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